Po pierwsze, schemat przedstawia starodawną bramkę NAND ( AND z zanegowanym wyjściem ) w technologii TTL. Pomijając technologię tabela prawdy wygląda tak:
A B Y
1 1 0
0 1 1
1 0 1
0 0 1
Teraz jak to działa.
Jeśli na wejściach A i B panuje logiczna jedynka czyli napięcie Vcc, to tranzystor zachowuje się w sposób taki, że przewodzi w jego strukturze złącze baza-kolektor. Czyli płynie prąd przez rezystor 4kOhm, dalej przez bazę i kolektor tranzystora T1 wpływa do bazy tranzystora T2. Tranzystor T2 wchodzi w stan nasycenia, więc zaczyna płynąć prąd przez złącze kolektor-emiter T2, co następnie powoduje dwie sytuacje:
Prąd kolektor-emiter tranzystora T2 odblokowuje tranzystor T4, ale również powoduje spadek napięcia na bazie T3, a więc na wyjściu Y wymuszony zostaje stan niski przez otwarty T4.
Jeśli na którymkolwiek wejściu A lub B albo na obu na raz panuje stan niski, czyli 0V to tranzystor T1 wchodzi w stan nasycenia (przez spolaryzowanie bazy rezystorem 4kOhm) co powoduje zatkanie tranzystora T2. Następnie tranzystor T4 jest zatkany, bo ma na bazie 0V przez rezystor 1kOhm, a T3 wchodzi w stan nasycenia dzięki rezystorowi 1,6KOhm. Więc na wyjściu mamy stan wysoki.
Rezystor 130Ohm ogranicza prąd zwarcia w przypadku pojawienia się na wejściach A i B poziomów napięć zabronionych przez standard TTL (poczytaj na wiki) bo napięcia te powodują stan, w którym jednocześnie przewodzą T3 i T4.